一、集成电路可靠性评价与设计中的关键技术研究（论文文献综述）
蔡畅[1]（2021）在《纳米SRAM型FPGA的单粒子效应及其加固技术研究》文中提出SRAM型FPGA具有可重构与高性能的优势,已成为星载系统的核心元器件。SRAM型FPGA主要是通过配置码流来控制内部存储器、寄存器等资源的逻辑状态,在辐射环境下极易引发单粒子效应,导致电路逻辑状态和功能发生改变,威胁空间系统的在轨安全。复杂的空间任务对数据存储、运算能力的要求越来越高,需要更高性能的SRAM型FPGA满足应用需求,而这类器件对重离子辐射效应较深亚微米器件更敏感。因此,本文针对65 nm、28 nm、16 nm等关键节点的SRAM型FPGA,通过系统性的重离子单粒子效应实验和理论研究,认识重离子与该类器件相互作用的物理机制,探究纳米CMOS工艺数字集成芯片辐射响应的物理规律、加固技术的有效性、适用性、失效阈值和失效条件,为抗辐射加固设计提供依据,为航空、航天领域推进高性能、高可靠的特大规模数字集成器件应用提供数据支持。本文研究了纳米SRAM型FPGA单粒子效应的测试方法以及系统设计,分析了测试向量、测试模式、测试方法、数据解析技术等的软硬件实现过程,阐述了复杂数字集成电路单粒子效应故障诊断与数据提取的优先级选择等关键问题。在此基础上,开展了体硅和Fin FET工艺商用SRAM型FPGA在辐射环境下单粒子效应响应的物理规律探究。从器件、电路等多层面分析了高能粒子与纳米集成电路相互作用的物理机理。基于重离子加速器实验,并结合Geant4、TRIM、CREME等工具,分析了电荷扩散半径、能量与射程的离散度等参数对实验结果的影响。研究发现,不同离子引起的SRAM型FPGA内部存储模块单粒子翻转截面受离子径迹特征与能量共同影响;器件内部CRAM、BRAM、DFF等核心资源的辐射敏感性响应规律具有显着差异,但受资源配置模式的影响严重,功能配置后BRAM的翻转截面提升～10倍;SRAM型FPGA功能故障的阈值与CRAM的翻转阈值直接关联;在高精度脉冲激光辐照平台的辅助下,建立了初始激光能量与器件SBU、MBU等参量的物理关联,揭示了商用Fin FET工艺SRAM型FPGA空间应用面临的功能失效问题及存在的安全隐患;验证了采用高能重离子Al-foil降能的方式完成倒封装ULSI单粒子效应实验与机理研究具有较强的实用性与推广价值。本文针对单元级版图加固与电路级配置模式加固两种策略对纳米SRAM型FPGA抗辐射性能的提升效果、防护机理以及加固失效的物理机制等开展了系统的实验研究。单元级版图加固能减弱电荷共享效应引起的MBU等问题,器件翻转阈值由<5 Me V·cm2·mg-1提升至～18 Me V·cm2·mg-1,证明在65 nm节点采用单元级版图加固提升关键配置位的翻转阈值是可行的。配置模式加固实验揭示了ECC与TMR的组合使用对器件抗单粒子翻转能力的提升效果突出,即使采用181Ta离子辐照,65 nm标准BRAM单元的翻转截面仅为8.5×10-9 cm2·bit-1（降低了～86.3%）。28 nm SRAM型FPGA的配置加固技术研究证实,电路内部全局时钟等敏感资源的使用方式会对DFF的翻转截面造成2-10倍影响。结合CREME工具的空间粒子谱预测SRAM型FPGA在轨应用价值,证明合理运用加固策略可有效降低器件的性能损失与面积代价,而关键资源采用物理版图加固设计具有必要性和合理性。文中提出的SRAM型FPGA内部资源相互影响的规律模型对其可靠性分析具有重要意义,解析关键配置位与其他存储资源、电路功能的关联性并确定影响系数,是判断该类器件在辐射环境下是否能够可靠运行的关键。针对UTBB FDSOI工艺,结合SRAM型FPGA的电路架构与逻辑资源类型,提取多款抗辐射电路结构并开展重离子辐照实验。结果表明,互锁单元、单端口延时门、多端口延时门等加固方式对单粒子翻转阈值与截面等参数的改善效果明显,紧密DICE和分离DICE器件的翻转阈值分别为～32 Me V·cm2·mg-1和～37 Me V·cm2·mg-1。22 nm节点的瞬态脉冲扰动对器件翻转截面的影响不可忽视。此外,背偏调控对阈值电压和辐射引入的非平衡载流子收集过程有影响,±0.2 V的微弱背偏电压可引起抗辐射单元翻转截面倍数增加。考虑空间粒子在4π范围的分布规律,设计了大倾角高能重离子辐照实验,获取了部分加固电路的失效条件并分析了电离能损与能量沉积区域。相关结果与同LET低能重离子垂直辐照的实验数据存在显着差异,仅在垂直辐照条件完成单粒子实验可能存在器件抗辐射性能被高估的风险。研究发现,基于FDSOI工艺实现超强抗辐射SRAM型FPGA具有可行性,相关物理性结论可为22 nm以下节点的星载抗辐射器件的研发提供实验数据和设计依据。
教育部[2]（2020）在《教育部关于印发普通高中课程方案和语文等学科课程标准（2017年版2020年修订）的通知》文中研究说明教材[2020]3号各省、自治区、直辖市教育厅（教委）,新疆生产建设兵团教育局:为深入贯彻党的十九届四中全会精神和全国教育大会精神,落实立德树人根本任务,完善中小学课程体系,我部组织对普通高中课程方案和语文等学科课程标准（2017年版）进行了修订。普通高中课程方案以及思想政治、语文、
闫冬[3]（2020）在《集成可见光通信系统中关键技术的研究》文中研究说明可见光通信技术具有频谱资源丰富、保密性好、无电磁干扰、可与现有照明网络结合、成本低等优点,成为了国内外研究的热点。集成电路在成本、尺寸、功耗、可靠性等方面都优于板级模块。可见光通信技术要进一步推广和普及,设计可见光通信专用芯片已经是亟待解决的问题。本文针对可见光通信系统中集成电路的关键技术展开研究,内容包括研究可见光通信系统中带宽与噪声的关系、荧光粉型白光LED专用调制驱动芯片的设计、集成可见光探测器芯片和全集成可见光通信接收机芯片的设计、最终实现全集成可见光通信系统。采用UMC 0.18μm CMOS工艺,完成了流片验证工作。本文主要完成了如下工作:1.分析了可见光通信系统中带宽与噪声的关系。首先,设计了板级可见光通信收发模块,通过预加重和后均衡技术,将白光LED的带宽从3MHz拓展到了200MHz。然后,通过对采用不同频率拓展技术的可见光通信系统进行建模和分析,得出结论:当谐振频率相同时,如果信噪比高,采用后均衡或者预加重的带宽拓展效果是一样的,同时采用预加重和后均衡技术的系统其带宽是只采用一种带宽拓展技术的系统的2倍;如果信噪比低,那么采用预加重的系统比采用后均衡的系统的噪声性能好很多。不论何种信噪比情况,只采用有源预加重模块的可见光通信系统其噪声性能都较好。最后,通过实验验证了我们得出的结论。2.荧光粉型白光LED调制驱动芯片。针对白光LED带宽有限的问题,通过模拟有源预加重和剩余载流子抽取技术的使用,成功地将白光LED的带宽从3MHz拓展到了80MHz。基于OOK调制的最高实时数据传输速率达到112Mbps,该速率下的误码率为1.04×10-3。针对集成电路设计中难以进行光学部分仿真的问题,提出了基于S参数的设计方法,提高了可见光通信专用芯片的仿真准确性,为后续的可见光通信专用芯片设计提供了一种简单可行的设计方案。3.可见光探测器芯片和全集成可见光通信接收机芯片。针对可见光通信自由空间信道的特性,设计了三款不同面积的可见光探测器,并对其性能进行测试和分析。综合考虑响应度和速率的折中关系,最终选定了150μm×150μm的探测器。基于对可见光探测器的研究,设计出了带有后均衡的全集成可见光通信接收机芯片。采用激光二极管作为测试光源,最终测得该芯片的带宽为420MHz。4.全集成可见光通信系统。基于上述的可见光通信收发芯片,搭建了全集成可见光通信系统。测得该系统的带宽为160MHz,基于OOK调制的最高实时数据传输速率达到120Mbps,该速率下的误码率为3.77×10-3。
李美慧[4]（2020）在《抗辐射加固SoC的可测性设计》文中指出随着集成电路设计与航天技术的飞速发展,航天级系统集成芯片技术受到普遍重视,由于此类芯片应用环境特殊,设计与测试问题复杂,测试要求也越来越高。提高运行在辐射环境中芯片的可测性与可靠性成为了近年的研究热点。本文以航天设备运行的空间辐射环境所产生的辐射效应为研究对象,针对辐射效应对半导体器件造成不同程度影响这一现象,在电路级采用DICE单元与C单元结合结构,版图级采用保护环结构的加固技术。依据SMIC 0.18μm工艺的物理设计准则,完成扫描测试D-触发器单元的加固设计,验证该单元抗辐射能力。参照商用SMIC 0.18μm工艺标准单元结构组成,进行扫描D-触发器单元物理和时序信息的提取,完成该单元抗辐射标准单元库的建立,使其可用于抗辐射加固So C芯片的可测性设计中。针对ARM-Cortex-M3抗辐射加固So C芯片的特殊性,对So C芯片逻辑功能部分采用扫描测试设计。并在传统扫描结构基础上进行优化,采用一种压缩扫描测试方法,比较两种方法的测试覆盖率和测试时间。So C芯片中嵌入式SRAM进行MBIST测试结构设计,从减少测试时间和减少功率两方面,采用能够覆盖大多常见存储器故障模型的March C+算法,仿真结果表明应用于MBIST设计中March C+算法的正确性,使得SRAM具有自测试功能。
王峰[5]（2020）在《X处理器片上环网功能验证技术的研究》文中提出随着半导体工业的快速发展,并遵循摩尔定律的特征,集成电路系统设计的复杂性正以指数级的增长方式快速增长,单芯片内的晶体管集成度已经多达几十亿甚至上百亿,设计复杂性的提升不仅导致了设计成本和设计时间的增加,还给集成电路的验证带来了巨大的负担,特别是在功能验证方面,占据了整个项目研发周期的绝大多数时间与资源,如何能快速、高效的验证芯片的功能成为研发人员面临的重大挑战,成为了当前验证领域关注的重点,对集成电路的发展具有重要意义。本文通过对某款X处理器芯片中环网模块进行的功能验证作为研究内容。从当前验证语言、验证方法学及验证技术的发展历程及现状出发,对当前集成电路中功能验证方法进行了详细分析,针对功能验证中存在的困难以及相关的对策分析,在对环网的验证过程中采用了覆盖率驱动的方法来进行验证。为了实现对环网的功能验证,本文中对处理器的环网模块进行了详细的分析,作为实现片上系统的通信桥梁,环网对片内各个模块间的互连通信起到了关键作用,所以文中从环网的关键组件和应用的关键策略实现上,对环网进行了详细的介绍,并以此来对环网的功能验证提出了相应的验证需求。在进行验证的过程中,为了提高验证的效率,本文结合模拟验证技术采用了一种覆盖率驱动的验证方法对环网进行验证,在验证中通过引用遗传算法的思想来实现对覆盖率进行自分析的过程,指导测试激励的生成,该方法相对于传统的覆盖率驱动验证的方法,减少了人为分析覆盖率的而出现对功能点分析不够全面的干扰,相对于传统方法中的随机激励生成,可以节约激励生成的时间,从而提高验证的效率。最后在进行验证环境的设计和实现上,为了提高环境的抽象层次使环境拥有可复用性和可扩展性,采用了基于SystemVerilog语言和UVM方法学的思想,对环境中各个重要的组件进行设计实现,从而搭建出层次化的验证平台,并在环境中完成验证工作。经过对验证结果的分析,环网中的路由、饥饿处理和无阻塞机制等相关功能符合规范,最后对功能点的代码覆盖率和功能覆盖率也都达到了百分之百的要求。
刘奕[6]（2020）在《5G网络技术对提升4G网络性能的研究》文中指出随着互联网的快速发展,越来越多的设备接入到移动网络,新的服务与应用层出不穷,对移动网络的容量、传输速率、延时等提出了更高的要求。5G技术的出现,使得满足这些要求成为了可能。而在5G全面实施之前,提高现有网络的性能及用户感知成为亟需解决的问题。本文从5G应用场景及目标入手,介绍了现网改善网络性能的处理办法,并针对当前5G关键技术 Massive MIMO 技术、MEC 技术、超密集组网、极简载波技术等作用开展探讨,为5G技术对4G 网络质量提升给以了有效参考。
郭海[7]（2020）在《基于TDC的工艺木马检测技术研究》文中指出集成电路作为现代化应用设备的核心,与国家安全和民生大计息息相关。但是,集成电路的设计、制造、封装、测试等流程分离,使得芯片极易受到硬件木马的攻击。硬件木马的植入会对芯片的功能、性能或寿命等造成影响,从而对国防及民用设备造成重大威胁。因此,硬件木马检测技术的研究对提高芯片的自主、安全、可信具有重要意义。本文课题来源于973项目。工艺木马作为一种特殊的硬件木马,不可信代工通过修改芯片制造过程的工艺步骤或条件植入,木马的攻击效果在芯片使用过程中逐渐体现。工艺的改动会影响到器件的阈值电压等性能参数变化,同时加剧NBTI等老化效应,从而导致芯片老化加快、性能下降等可靠性问题。因工艺木马会导致器件阈值电压明显漂移,而阈值电压变化又会导致门延时变化,门延时变化累积则会造成路径延时发生可测变化。所以,本文将工艺木马检测研究从工艺和器件级上升到电路级,结合时间数字转换技术和主动检测技术,设计了一种基于TDC的工艺木马检测方法。通过在大规模集成电路中植入片上延时检测阵列,对电路关键模块中的路径延时进行跟踪检测。利用TDC这一高精度时间测量电路,将路径延时转化为数字量进行记录分析,发现路径延时数据的异常变化,从而实现工艺木马的检测。本文首先通过加工条件非受控和掩膜非受控两个方面分析了工艺木马对路径延时的影响,论证了采用路径延时进行工艺木马检测的可行性,并给出检测策略和对检测电路性能指标的要求。进一步,基于延时链TDC和两步式TDC,设计了环形延时链型检测电路和时间放大型检测电路,仿真分析比较两种检测结构的优缺点,最终确定了环形延时链型检测结构作为路径延时的检测电路。检测分辨率在10ps级,量程可达到2.8ns,且易扩展,死区时间小于2.5ns,采样率可达400MHz。同时,考虑到延时侧信道检测方法易受工艺变化的影响,针对环形延时链检测电路结构特点,本文提出了一种A-CD校准法,并通过实际流片验证了校准方法的有效性。设计中选取RISC-V处理器作为验证电路,在55nm工艺,对片上延时检测阵列进行整体设计与硬件实现。检测阵列插入之前,通过分析工艺木马的攻击方式,选取关键模块中的非关键路径作为检测路径。在验证电路的网表中插入检测电路,并且设计了控制电路和循环移位输出电路,共同实现了片上延时检测阵列的设计。通过实现结果分析,其中本文插入的检测阵列面积约为1000um2,占本文验证电路的10-4量级。功耗为0.1m W,占验证电路10-3量级。而时序方面,由于检测电路的插入避开了关键路径,所以时序代价为0。考虑到实际应用需求,本文利用修改比例因子的方式对设计进行了工艺衰退仿真,保证了即使在工艺偏离正常范围的情况下,检测阵列依旧可以正常工作,对路径延时进行检测。最后,针对本文设计方案,完成了55nm的MPW流片,搭建了板级测试平台,对样片进行了实测及模拟工艺改动的测试。样片实测结果验证了片上延时检测电路和校准方法的有效性和实用性。另外,为了验证检测阵列是否具备跟踪检测路径延时变化的能力,通过改变样片供电电压的方式模拟工艺改动,来造成路径延时变化,再次对样片进行测试。测试结果发现,本文所提出的片上延时检测阵列可以跟踪检测到路径延时的变化。因此,本文所提出的基于TDC的工艺木马检测技术,即使在没有参考芯片的情况下,依然可以利用检测获取的路径延时,分析数据的异常变化,从而检测到工艺木马。
闫苗苗[8]（2020）在《一种超低功耗低压差线性稳压器的研究与设计》文中研究表明便携式电子设备随着电子与通信技术的飞速发展得以普及,电源管理技术因此得到广泛关注。通过对电源管理市场及其发展趋势的研究发现,低压差线性稳压器（Low Dropout Regulator,LDO）作为电源管理市场的重要一员,因为简单的电路结构,较小的芯片面积、高电源抑制比（Power Supply Rejection Ratio,PSRR）、优良的稳定性、低噪声、低功耗以及可高度集成于电源管理单元（Power Management Unit,PMU）等特点而得以广泛应用。当今电子产品微型化的诉求促使LDO芯片的研究方向从大负载电流逐渐向高度集成、低功耗过渡,高性能LDO的设计成为集成电路领域的研究热点。本文研究的主要内容为:（1）针对超低功耗LDO设计中的关键问题展开研究,包括系统稳定性的提升和瞬态响应的改善,对采用的米勒补偿方案做出改进,以提升系统稳定性;同时采用自适应偏置电流技术改善负载瞬态响应性能,通过减小偏置电流实现待机状态下的低功耗。解决了低功耗和快速瞬态响应之间的矛盾。（2）针对本论文的低功耗设计,首先采用自适应偏置电流技术为运算放大器提供低偏置电流,减小电路待机状态下的静态电流;其次对主要功能模块进行设计优化,提出一种用于超低功耗电路设计中的耗尽、增强型基准电压源;最后在过温保护电路中增加电流监测模块降低待机状态下过温保护电路的功耗。实现本文的低功耗设计。（3）针对本论文的高精度设计,首先采用熔丝修调网络对基准电压进行修调得到高精度的基准输出电压;其次通过高增益运算放大器的设计得到高精度的LDO输出电压。实现本文的高精度设计。芯片测试结果表明,本文设计的LDO在2.2V～5.5V的输入电压下,输出电压为1.2V～3.6V,在-40℃～125℃工作温度范围内温漂系数为25.7ppm/℃,精度可达到±1%,最大输出电流150m A下漏失电压为190m V,线性调整率为0.022%/V,负载调整率为3m V,静态电流低至485n A,电源抑制比100Hz下为81.40d B,1KHz下为57.76d B,噪声为96.7μVrms。本设计在保证LDO稳定性的同时,与国内外同类型设计相比,功耗实现了从μA乃至m A到n A的过渡,降低了至少三个数量级,±1%是该领域当下最高精度水平,且LDO整体性能优良。测试结果验证了以上设计。
田敏志[9]（2020）在《基于28nm低功耗工艺的2Kbits eFuse IP设计》文中提出eFuse技术属于一次可编程存储器技术,应用电迁移及热断裂现象进行数据存储,经过编程后信息可以永久保存。eFuse存储器电路可以存储芯片中的关键信息,调节芯片性能并且负责芯片的功能切换,也可以作为冗余电路提高芯片的可靠性。因自身具备较高可靠性,eFuse存储器被广泛应用于航空、核设备和移动设备等领域执行安全数据存储、内存切换和冗余替换等功能。本文采用华力28 nm低功耗工艺,设计一款具备高可靠性低功耗的2Kbits内存的eFuse存储器。为了提高eFuse存储器的可靠性,本设计中通过实验测试优化了eFuse熔丝链的编程条件,提高写操作可靠性;在电路中增加了margin读和冗余修正功能,提高读操作可靠性。为了降低eFuse存储器的功耗,本设计中为eFuse存储器增加待机和休眠等多种工作模式,同时改进敏感放大器工作电路进一步降低读操作功耗。最后经过流片和测试,验证了本设计eFuse存储器在-40℃到110℃之间读写功能的稳定性,同时待机功耗达到2.7μA,休眠功耗达到116 n A。上述结果表明,本设计具备完备的功能,符合预期指标。
黄卫红[10]（2020）在《IP核设计版权保护的数字水印方法与实时检测技术研究》文中进行了进一步梳理数字IC集成电路,尤其是FPGA硬件电路的版权保护技术是半导体技术发展的重要核心问题之一。目前尽管部分核心技术产品已得到了众多半导体公司及研究机构的广泛应用,但是IC芯片硬件安全技术在给设计者带来安全保障的同时,也带来了许多潜在的安全隐患。因此,如何研究解决IC芯片电子产品中FPGA硬件电路版权的安全保护与实时认证问题,已成为了当前FPGA硬件安全电路设计领域急需解决的问题之一。本文利用信息隐藏、密码学以及数字取证等技术研究了几种能够进行IC芯片电路版权保护的算法,并在IC电路设计的基础上重点研究了几种适用于FPGA硬件电路版权保护的数字水印技术,这些技术的主要研究内容如下:1)针对现有的FPGA芯核电路水印技术在安全性与鲁棒性方面的不足问题,本文提出了一种采用二维混沌映射的鲁棒IC电路水印算法。设计了一种二维混沌映射的安全模型,并对芯核中物理资源位置上的聚集程度进行了定义,当版权信息进行嵌入时,首先需要预先计算嵌入后已用电路资源的聚集程度参数值,然后根据电路资源聚集程度的差异性来选择合适的电路资源区域。在二维混沌映射模型中安全阀值参数的控制下,算法可以在产生一组具有超混沌效应的二维混沌序列,其中一维序列用于控制水印的位置,其二维序列则控制每个位置嵌入水印的比特位数。这种二维混沌映射的安全模型,不仅能够进一步提高水印信息的隐蔽性,而且还能提高水印算法的抗攻击能力;实验结果证明:该方案具有较好的安全性和鲁棒性。2)为了解决芯核版权水印嵌入开销过高和资源利用率较低的问题,本文提出一种动态压缩编码的IP版权保护方案。该方案根据在FPGA空闲电路的周边进行水印信息的动态压缩编码预处理,然后对周边的电路空闲资源进行资源优化计算;在得到IP水印的最优动态压缩编码模型的同时,建立n个子密钥和压缩水印信息S的重构关系,将水印的n个子密钥交叉动态压缩插入到各自水印信息Sn中,并取（7）t,n（8）门限秘密共享方案中t作为重构因子;最终,只需激活解码函数便可进行芯核水印的提取与检测工作。实验结果表明:该方法在扩充水印信息容量的同时,也在很大程度上降低了水印化开销以及提高了水印算法的稳健性。3)为了提高物联网环境中IP版权的保护的实时性较低的问题。提出了一种采用深度学习SVM技术的虚拟芯核水印快速检测算法。该算法首先结合可映射函数技术和深度学习SVM技术,对IP版权信息进行了预处理;然后根据神经网络中ANN算法对卷积神经网络的芯核电路距离特征向量进行训练,将训练后的特征向量生成水印的虚拟位置矩阵;当水印版权信息需要验证时,可利用深度学习模型可以快速求解虚拟位置矩阵的范围值,根据每个LUT区域与周围区域的虚拟位置特征值,以及有监督方式下计算出相应的位置特征映射关系,便可快速检测到芯核电路中真实版权信息的内容;通过实验结果表明:该检测算法不仅可以提高水印检测的速度,而且还具有较好的安全性和实时性。4)现有的FPGA芯核水印技术在检测时容易破坏电路结构并带来有损安全性等问题,提出了一种二次型矩阵变换模型的可逆IP水印算法.该算法首先根据二次型矩阵变换构造了一个可逆映射函数,通过这个函数将原始水印信息映射成一组可逆映射因子,然后把这组可逆映射因子拼接重组成可逆芯核水印信息序列加入芯核水印中;其次,通过遍历搜索算法从冗余的LUT资源中得到水印嵌入位置的坐标序列,在相应位置嵌入可逆芯核水印信息,同时,通过对水印嵌入位置信息的二次型矩阵变换来提高水印嵌入的隐蔽性;最后,通过实验测试结果分析表明:该算法可在水印受到不同程度的破坏后仍能有效地还原出原始水印信息,同时,该方法也具有较高的安全性高、较好的隐蔽性和鲁棒性等优点。
二、集成电路可靠性评价与设计中的关键技术研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、集成电路可靠性评价与设计中的关键技术研究（论文提纲范文）
（1）纳米SRAM型FPGA的单粒子效应及其加固技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 空间辐射环境与辐射效应简介 |
| 1.2 单粒子效应及其表征分析方法 |
| 1.2.1 单粒子效应物理机制 |
| 1.2.2 单粒子效应的主要类型 |
| 1.2.3 单粒子效应核心参数 |
| 1.2.4 单粒子效应实验方法 |
| 1.2.5 单粒子效应的数值仿真技术 |
| 1.3 SRAM型 FPGA的发展现状 |
| 1.4 典型 SRAM型 FPGA的资源架构 |
| 1.4.1 可配置逻辑块 |
| 1.4.2 互连与布线资源 |
| 1.4.3 可编程的输入输出单元 |
| 1.4.4 其他资源 |
| 1.5 SRAM型 FPGA的单粒子效应研究现状 |
| 1.5.1 SRAM型 FPGA单粒子效应基本介绍 |
| 1.5.2 晶体管密度对SRAM型 FPGA单粒子效应的影响 |
| 1.5.3 晶体管工作参数对SRAM型 FPGA单粒子效应的影响 |
| 1.5.4 SRAM型 FPGA单粒子效应加固技术面临的挑战 |
| 1.6 论文的研究内容与目标 |
| 第2章 SRAM型 FPGA单粒子效应测试方法与实验技术 |
| 2.1 本章引论 |
| 2.2 单粒子效应测试方法与流程 |
| 2.2.1 单粒子闩锁的监测与防护 |
| 2.2.2 单粒子功能中断测试 |
| 2.2.3 单粒子翻转的测试 |
| 2.3 单粒子效应测试系统硬件模块 |
| 2.4 单粒子效应测试系统软件模块 |
| 2.5 单粒子效应实验测试向量的设计 |
| 2.6 单粒子效应测试系统功能验证 |
| 2.7 重离子单粒子效应辐照实验 |
| 2.8 本章小结 |
| 第3章 纳米级商用SRAM型 FPGA单粒子效应实验 |
| 3.1 本章引论 |
| 3.2 器件选型与参数信息 |
| 3.3 实验向量设计 |
| 3.4 辐照实验条件与参数设计 |
| 3.4.1 重离子辐照条件与参数计算 |
| 3.4.2 脉冲激光辐照条件与参数 |
| 3.5 单粒子效应数据结果 |
| 3.5.1 相同工艺不同结构BRAM与 CRAM的实验结果 |
| 3.5.2 相同工艺不同结构DFF的实验结果 |
| 3.5.3 测试参量依赖性的实验结果 |
| 3.5.4 FinFET工艺器件的实验研究 |
| 3.6 分析与讨论 |
| 3.6.1 存储单元单粒子翻转机理讨论 |
| 3.6.2 测试技术与结果 |
| 3.7 本章小结 |
| 第4章 纳米SRAM型 FPGA单粒子效应加固技术研究 |
| 4.1 本章引论 |
| 4.2 单元级版图加固的SRAM型 FPGA |
| 4.3 电路级配置模式加固的SRAM型 FPGA |
| 4.3.1 电路级配置模式加固的BRAM |
| 4.3.2 电路级配置模式加固的DFF |
| 4.4 加固单元与电路的重离子实验设计 |
| 4.5 单元级版图加固效果的实验研究 |
| 4.5.1 单元级版图加固对SEU的影响 |
| 4.5.2 单元级版图加固对SEFI的影响 |
| 4.6 电路级配置模式加固效果的实验研究 |
| 4.6.1 配置模式加固的BRAM |
| 4.6.2 配置加固的DFF |
| 4.7 加固效果及适用性讨论 |
| 4.7.1 单元级版图加固的效果及适用性 |
| 4.7.2 电路级配置模式加固的效果及适用性 |
| 4.8 本章小结 |
| 第5章 在轨翻转率及空间应用 |
| 5.1 本章引言 |
| 5.2 空间翻转率预估流程 |
| 5.3 重离子引起的空间翻转率预估 |
| 5.4 降低小尺寸SRAM型 FPGA空间翻转率的方法研究 |
| 5.5 本章小结 |
| 第6章 FDSOI工艺抗辐射电路及其应用 |
| 6.1 本章引言 |
| 6.1.1 提升纳米SRAM型 FPGA抗单粒子效应能力的主要途径 |
| 6.1.2 抗辐射SRAM型 FPGA涉及的单元与电路类型 |
| 6.1.3 纳米FDSOI工艺器件单粒子效应研究现状 |
| 6.1.4 本章研究内容 |
| 6.2 22 nm UTBB FDSOI器件 |
| 6.3 基于22 nm FDSOI工艺的DFF测试电路 |
| 6.4 基于22 nm FDSOI工艺的抗辐射SRAM |
| 6.5 FDSOI测试样片的单粒子效应实验设计 |
| 6.5.1 测试样片的实验向量设计 |
| 6.5.2 单粒子效应实验参数与条件 |
| 6.6 FDSOI DFF单粒子效应实验结果 |
| 6.6.1 FDSOI DFF单粒子翻转截面 |
| 6.6.2 测试频率对DFF单粒子翻转的影响 |
| 6.6.3 数据类型对DFF单粒子翻转的影响 |
| 6.6.4 背偏电压对DFF单粒子翻转的影响 |
| 6.6.5 DFF中单粒子翻转类型统计 |
| 6.7 FDSOI SRAM单粒子效应实验结果 |
| 6.7.1 FDSOI SRAM单粒子翻转特征 |
| 6.7.2 测试应力对SRAM单粒子翻转的影响 |
| 6.7.3 FDSOI SRAM单粒子翻转位图 |
| 6.8 FDSOI的抗辐射电路加固效果讨论 |
| 6.8.1 FDSOI DFF抗辐射加固效果 |
| 6.8.2 FDSOI SRAM抗辐射加固效果 |
| 6.9 影响22 nm FDSOI器件单粒子效应敏感性的关键参量 |
| 6.10 本章小结 |
| 第7章 总结与展望 |
| 7.1 主要结论 |
| 7.2 工作展望 |
| 参考文献 |
| 附录 主要缩写对照表 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（3）集成可见光通信系统中关键技术的研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 可见光通信的研究背景 |
| 1.1.1 可见光通信的特点 |
| 1.1.2 LED光源的诞生与发展过程 |
| 1.1.3 可见光通信的应用场景 |
| 1.2 可见光通信的研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.2.3 可见光通信的研究趋势 |
| 1.3 本论文的研究内容和意义 |
| 1.4 本论文的结构和内容安排 |
| 第2章 可见光通信系统的设计与分析 |
| 2.1 可见光通信系统概述 |
| 2.2 LED光源的基本特性 |
| 2.3 可见光探测器 |
| 2.4 可见光信道建模 |
| 2.5 调制解调技术 |
| 2.5.1 开关键控(OOK) |
| 2.5.2 脉冲位置调制(PPM) |
| 2.5.3 色移键控(CSK) |
| 2.5.4 正交频分复用(OFDM) |
| 2.6 性能指标与测试方案 |
| 2.6.1 频率响应和-3d B带宽 |
| 2.6.2 数据传输速率和误码率 |
| 第3章 板级可见光通信系统设计 |
| 3.1 板级可见光通信发射模块设计 |
| 3.1.1 预加重部分 |
| 3.1.2 调制驱动部分 |
| 3.2 板级可见光通信接收模块设计 |
| 3.2.1 后均衡部分 |
| 3.2.2 接收机整体设计 |
| 3.3 板级可见光通信系统 |
| 3.3.1 频率响应测试 |
| 3.3.2 数据传输速率与误码率测试 |
| 3.4 可见光通信系统中带宽与噪声关系的研究与分析 |
| 3.4.1 可见光通信系统的建模 |
| 3.4.2 带宽分析 |
| 3.4.3 噪声分析 |
| 3.4.4 带宽与噪声的关系分析 |
| 3.4.5 实验验证 |
| 3.5 本章小结 |
| 第4章 可见光通信调制驱动芯片的设计 |
| 4.1 本章引论 |
| 4.2 基于商用荧光粉型白光LED的调制驱动芯片 |
| 4.2.1 整体设计 |
| 4.2.2 带宽性能分析 |
| 4.2.3 剩余载流子抽取技术 |
| 4.2.4 S2P仿真方法 |
| 4.3 测试结果与分析 |
| 4.3.1 芯片照片和测试板的设计 |
| 4.3.2 频率响应测试 |
| 4.3.3 数据传输速率与误码率测试 |
| 4.4 性能对比 |
| 4.5 本章小结 |
| 第5章 全集成可见光通信接收机芯片的设计 |
| 5.1 本章引论 |
| 5.2 基于CMOS工艺的可见光探测器 |
| 5.2.1 可见光探测器的设计 |
| 5.2.2 可见光探测器的测试 |
| 5.3 全集成可见光通信接收机放大电路 |
| 5.3.1 接收机设计中的带宽拓展技术 |
| 5.3.2 可见光通信接收机的设计 |
| 5.4 测试结果与分析 |
| 5.4.1 频率响应测试 |
| 5.4.2 输出波形测试 |
| 5.5 性能对比 |
| 5.6 本章小结 |
| 第6章 高速实时全集成可见光通信系统 |
| 6.1 本章引论 |
| 6.2 全集成可见光通信系统的搭建与测试 |
| 6.2.1 全集成可见光通信系统的搭建 |
| 6.2.2 频率响应测试 |
| 6.2.3 数据传输速率与误码率测试 |
| 6.3 性能对比 |
| 6.4 本章小结 |
| 第7章 总结与展望 |
| 7.1 论文工作总结 |
| 7.2 进一步工作展望 |
| 参考文献 |
| 在学期间发表的学术论文与研究成果 |
| 致谢 |
（4）抗辐射加固SoC的可测性设计（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景和意义 |
| 1.2 空间辐射效应及可测性设计的研究意义 |
| 1.2.1 影响可靠性的空间辐射效应 |
| 1.2.2 DFT技术应用意义 |
| 1.3 国内外研究现状及分析 |
| 1.3.1 抗辐射加固技术国内外研究进展及现状 |
| 1.3.2 SoC芯片DFT技术研究进展及现状 |
| 1.4 研究内容 |
| 第2章 DFT的基本原理 |
| 2.1 DFT基本结构与原理 |
| 2.2 集成电路故障模型 |
| 2.3 DFT技术 |
| 2.3.1 扫描测试技术 |
| 2.3.2 内建自测试技术 |
| 2.3.3 边界扫描测试技术 |
| 2.4 本章小结 |
| 第3章 抗辐射扫描D-触发器的设计与建库 |
| 3.1 粒子辐射与抗辐射技术 |
| 3.2 扫描D-触发器电路级加固设计 |
| 3.2.1 扫描D-触发器时序逻辑加固设计 |
| 3.2.2 扫描D-触发器组合逻辑加固设计 |
| 3.3 扫描D-触发器版图级加固技术 |
| 3.3.1 抗TID、SEL、SEU版图加固技术 |
| 3.3.2 扫描触发器抗辐射功能验证 |
| 3.4 抗辐射加固标准单元库的建立 |
| 3.4.1 抗辐射加固标准单元库的基本组成与建立流程 |
| 3.4.2 抗辐射加固标准单元库的时序信息提取与验证 |
| 3.5 本章小结 |
| 第4章 抗辐射加固SoC芯片扫描测试设计 |
| 4.1 抗辐射加固SoC芯片测试方法 |
| 4.1.1 测试基本参数 |
| 4.1.2 抗辐射加固SoC芯片扫描测试结构设计与仿真 |
| 4.2 抗辐射加固SoC芯片压缩扫描测试方法 |
| 4.3 抗辐射加固SoC芯片压缩测试结构设计 |
| 4.4 扫描测试方法和压缩扫描测试方法比较 |
| 4.5 本章小结 |
| 第5章 SRAM的内建自测试 |
| 5.1 SRAM的结构及故障类型 |
| 5.1.1 SRAM的结构 |
| 5.1.2 存储器常见故障模型 |
| 5.2 SoC芯片嵌入式SRAM的 MBIST结构设计 |
| 5.3 MBIST电路生成 |
| 5.3.1 MBIST电路生成设计 |
| 5.3.2 March C+算法的实现与验证 |
| 5.4 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
| 攻读学位期间发表论文 |
（5）X处理器片上环网功能验证技术的研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 研究现状 |
| 1.2.1 验证语言的发展 |
| 1.2.2 验证方法学发展 |
| 1.2.3 验证技术的发展 |
| 1.3 论文研究内容 |
| 1.4 论文组织结构 |
| 第二章 功能验证方法概述 |
| 2.1 功能验证的流程和目标 |
| 2.2 验证中存在的困难 |
| 2.3 验证的相关对策 |
| 2.4 验证测试激励 |
| 2.5 本章小结 |
| 第三章 X处理器片上环网的介绍及验证需求分析 |
| 3.1 片上网络相关介绍 |
| 3.2 网络拓扑结构 |
| 3.3 X处理器片上环网简要分析 |
| 3.3.1 环网结构概述 |
| 3.3.2 网络消息传输过程 |
| 3.4 环网的关键组件及技术 |
| 3.4.1 环网节点 |
| 3.4.2 网络接口单元 |
| 3.4.3 路由算法 |
| 3.4.4 防饥饿处理 |
| 3.4.5 无阻塞机制 |
| 3.5 验证需求分析 |
| 3.6 本章小结 |
| 第四章 基于覆盖率驱动的功能验证方法 |
| 4.1 覆盖率驱动的验证方法 |
| 4.2 遗传算法简介 |
| 4.3 基于遗传算法的激励生成原理分析 |
| 4.3.1 编码方式 |
| 4.3.2 个体适应度 |
| 4.3.3 选择策略 |
| 4.3.4 交叉策略 |
| 4.3.5 变异策略 |
| 4.4 实现流程 |
| 4.5 本章小结 |
| 第五章 验证环境的设计与实现 |
| 5.1 基于UVM的验证环境 |
| 5.1.1 基于事务的通信 |
| 5.1.2 UVM验证机制 |
| 5.1.3 分层的管理方式 |
| 5.2 验证平台的结构设计 |
| 5.3 验证平台的主要组件实现 |
| 5.3.1 通信接口 |
| 5.3.2 事务的设计 |
| 5.3.3 驱动器设计 |
| 5.3.4 序列发生器设计 |
| 5.3.5 监视器设计 |
| 5.3.6 代理设计 |
| 5.3.7 计分板设计 |
| 5.4 仿真与验证分析 |
| 5.4.1 仿真分析 |
| 5.4.2 覆盖率分析 |
| 5.5 本章小结 |
| 总结 |
| 参考文献 |
| 致谢 |
（6）5G网络技术对提升4G网络性能的研究（论文提纲范文）
| 引言 |
| 1 4G网络现处理办法 |
| 2 4G网络可应用的5G关键技术 |
| 2.1 Msssive MIMO技术 |
| 2.2 极简载波技术 |
| 2.3 超密集组网 |
| 2.4 MEC技术 |
| 3 总结 |
（7）基于TDC的工艺木马检测技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景及选题意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要工作及创新 |
| 1.4 论文内容安排 |
| 第二章 硬件木马与时间数字转换器概述 |
| 2.1 硬件木马简介 |
| 2.2 硬件木马分类 |
| 2.3 硬件木马检测方法 |
| 2.3.1 失效分析 |
| 2.3.2 逻辑测试 |
| 2.3.3 侧信道分析 |
| 2.3.4 主动检测技术 |
| 2.4 时间数字转换器技术概述 |
| 2.4.1 时间数字转换器原理 |
| 2.4.2 时间数字转换器相关指标 |
| 2.4.3 时间数字转换器分类 |
| 2.5 本章小结 |
| 第三章 基于TDC的路径延时检测结构设计 |
| 3.1 工艺木马对路径延时的影响分析 |
| 3.1.1 加工条件非受控对路径延时的影响分析 |
| 3.1.2 掩模非受控对路径延时的影响分析 |
| 3.1.3 基于路径延时的工艺木马检测策略与指标 |
| 3.2 环形延时链型检测电路设计 |
| 3.2.1 电路结构及测量原理 |
| 3.2.2 关键部分实现 |
| 3.2.3 指标分析与结构特点 |
| 3.3 时间放大型检测电路设计 |
| 3.3.1 电路结构与测量原理 |
| 3.3.2 关键部分实现 |
| 3.3.3 指标分析与结构特点 |
| 3.4 基于环形延时链型检测电路的工艺木马检测方法 |
| 3.5 容忍工艺变化的校准方法 |
| 3.5.1 工艺偏差对工艺木马检测的影响 |
| 3.5.2 校准方法及原理概述 |
| 3.5.3 A-CD校准法 |
| 3.6 本章小结 |
| 第四章 片上延时检测阵列的设计与硬件实现 |
| 4.1 验证电路简介 |
| 4.2 检测路径选取 |
| 4.2.1 攻击方式分析 |
| 4.2.2 路径选取策略与实现 |
| 4.3 检测阵列的设计与实现 |
| 4.3.1 部分电路设计说明 |
| 4.3.2 检测阵列硬件实现与结果分析 |
| 4.4 工艺衰退仿真分析 |
| 4.4.1 延时比例因子简介 |
| 4.4.2 模拟工艺衰退仿真 |
| 4.5 本章小结 |
| 第五章 板级测试平台搭建与结果分析 |
| 5.1 流片与封装 |
| 5.2 板级测试平台搭建 |
| 5.2.1 板级测试方案 |
| 5.2.2 PCB板部分电路实现 |
| 5.3 样片测试与数据分析 |
| 5.3.1 样片测试分析 |
| 5.3.2 模拟工艺改动测试分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）一种超低功耗低压差线性稳压器的研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.1.1 研究背景 |
| 1.1.2 研究意义 |
| 1.2 国内外研究现状 |
| 1.3 研究热点 |
| 1.4 研究应用 |
| 1.5 论文的主要研究内容及结构安排 |
| 1.5.1 论文的主要研究内容 |
| 1.5.2 论文结构安排 |
| 1.6 小结 |
| 第二章 LDO的工作原理及性能指标 |
| 2.1 LDO的基本工作原理 |
| 2.2 LDO的主要性能指标 |
| 2.2.1 输出电压及精度 |
| 2.2.2 漏失电压 |
| 2.2.3 静态电流和效率 |
| 2.2.4 线性调整率和负载调整率 |
| 2.2.5 电源抑制比 |
| 2.2.6 负载瞬态响应 |
| 2.3 设计性能指标之间的折衷 |
| 2.4 本文的设计目标及性能比较 |
| 2.5 小结 |
| 第三章 LDO设计中的关键技术及解决方案 |
| 3.1 LDO的稳定性及频率补偿方案 |
| 3.1.1 LDO的稳定性分析 |
| 3.1.2 传统频率补偿方案 |
| 3.1.3 本文的频率补偿设计 |
| 3.2 瞬态响应的提升 |
| 3.3 电路模块的设计考虑 |
| 3.3.1 调整管设计 |
| 3.3.2 低功耗的设计考虑 |
| 3.3.3 运算放大器的设计考虑 |
| 3.3.4 高精度的设计考虑 |
| 3.3.5 其他设计考虑 |
| 3.4 小结 |
| 第四章 超低功耗LDO的电路设计与仿真 |
| 4.1 设计软件介绍 |
| 4.2 使能电路 |
| 4.2.1 使能电路的设计 |
| 4.2.2 使能电路的仿真 |
| 4.3 超低功耗基准电压源 |
| 4.3.1 传统带隙基准电路 |
| 4.3.2 耗尽/增强型基准电压源 |
| 4.3.3 本文设计的基准电压源 |
| 4.3.4 基准电路的仿真 |
| 4.4 运算放大器 |
| 4.4.1 运算放大器的设计 |
| 4.4.2 运算放大器的仿真 |
| 4.5 过温保护电路 |
| 4.5.1 过温保护电路的设计 |
| 4.5.2 过温保护电路的仿真 |
| 4.6 过流保护电路设计与仿真 |
| 4.6.1 过流保护电路的设计 |
| 4.6.2 过流保护电路的仿真 |
| 4.7 反馈电阻网络 |
| 4.7.1 熔丝修调网络的电路设计 |
| 4.7.2 反馈电阻网络的电路设计 |
| 4.8 小结 |
| 第五章 LDO系统仿真 |
| 5.1 输出电压及精度 |
| 5.2 线性调整率 |
| 5.3 负载调整率 |
| 5.4 漏失电压 |
| 5.5 最大输出电流 |
| 5.6 静态电流 |
| 5.7 电源抑制比 |
| 5.8 负载瞬态响应 |
| 5.9 小结 |
| 第六章 版图设计和芯片测试 |
| 6.1 版图设计 |
| 6.2 芯片测试 |
| 6.3 小结 |
| 总结与展望 |
| 参考文献 |
| 攻读学位期间取得的研究成果 |
| 致谢 |
（9）基于28nm低功耗工艺的2Kbits eFuse IP设计（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 论文的研究背景 |
| 1.2 国内外发展现状 |
| 1.3 28nm先进工艺特点 |
| 1.4 论文的主要工作和章节安排 |
| 第二章 eFuse技术基本原理及单元电路结构 |
| 2.1 eFuse技术基本原理 |
| 2.1.1 电迁移 |
| 2.1.2 热断裂 |
| 2.1.3 eFuse基本结构 |
| 2.2 eFuse技术的可靠性分析 |
| 2.2.1 编程时间 |
| 2.2.2 编程电压 |
| 2.2.3 编程温度 |
| 2.3 eFuse基本存储单元 |
| 2.4 灵敏放大器模块 |
| 2.4.1 电流镜型灵敏放大器 |
| 2.4.2 交叉耦合型灵敏放大器 |
| 2.4.3 锁存型灵敏放大器 |
| 2.4.4 改进后的灵敏放大器 |
| 2.5 小结 |
| 第三章 基于28nm工艺的2Kbits eFuse IP设计 |
| 3.1 eFuse整体结构及仿真环境 |
| 3.1.1 整体结构 |
| 3.1.2 模式及功能选择 |
| 3.1.3 仿真环境 |
| 3.2 译码模块 |
| 3.3 控制模块 |
| 3.3.1 控制信号电路 |
| 3.3.2 字线控制电路 |
| 3.3.3 位线控制电路 |
| 3.4 eFuse存储单元及存储器阵列 |
| 3.4.1 eFuse存储单元 |
| 3.4.2 eFuse存储器阵列 |
| 3.4.3 eFuse冗余区 |
| 3.5 输出模块 |
| 3.5.1 灵敏放大器模块 |
| 3.5.2 margin读功能 |
| 3.5.3 冗余修正功能 |
| 3.6 电源模块 |
| 3.7 eFuse整体电路仿真结果 |
| 3.7.1 译码控制模块功能仿真 |
| 3.7.2 读模式仿真 |
| 3.7.3 写模式仿真 |
| 3.7.4 待机及休眠模式仿真 |
| 3.8 小结 |
| 第四章 2Kbits eFuse存储器版图设计 |
| 4.1 版图方案设计 |
| 4.2 整体电路及关键模块版图实现 |
| 4.2.1 译码及控制逻辑模块版图 |
| 4.2.2 控制电路模块版图 |
| 4.2.3 eFuse存储单元及阵列版图 |
| 4.2.4 输出模块版图 |
| 4.2.5 整体版图 |
| 4.3 小结 |
| 第五章 2Kbits eFuse存储器测试结果 |
| 5.1 待机及休眠模式测试 |
| 5.2 读写功能测试 |
| 5.3 读模式功耗测试 |
| 第六章 总结 |
| 参考文献 |
| 作者简历及在攻读硕士学位期间主要研究成果 |
（10）IP核设计版权保护的数字水印方法与实时检测技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 研究目的与意义 |
| 1.3 本文主要工作 |
| 1.4 本文的主要创新工作 |
| 1.5 全文结构安排 |
| 第2章 相关芯核保护技术研究 |
| 2.1 数字芯核电路保护技术 |
| 2.1.1 芯核电路概述 |
| 2.1.2 数字芯核水印技术特点 |
| 2.2 芯核水印技术的分类 |
| 2.2.1 密钥的生成 |
| 2.2.2 芯核水印嵌入原理 |
| 2.2.3 芯核水印验证 |
| 2.2.4 芯核水印检测 |
| 2.3 FPGA验证平台 |
| 2.3.1 FPGA基本原理与结构 |
| 2.3.2 FPGA器件的应用特点 |
| 2.4 内容自恢复技术的介绍 |
| 2.4.1 Shamir门限控制方案 |
| 2.4.2 Asmuth-Bloom门限方案 |
| 2.5 本章小结 |
| 第3章 一种二维混沌映射模型的分散隐藏IP水印算法 |
| 3.1 芯核电路安全模型设计 |
| 3.1.1 安全模型相关定义 |
| 3.1.2 安全模型算法设计 |
| 3.1.3 安全性分析 |
| 3.2 二维混沌映射数学模型 |
| 3.2.1 二维混沌映射定义 |
| 3.2.2 二维混沌的分散隐藏芯核水印方案 |
| 3.3 芯核水印化过程 |
| 3.3.1 芯核水印的嵌入 |
| 3.3.2 可逆芯核水印的提取与验证 |
| 3.4 性能分析 |
| 3.5 本章小结 |
| 第4章 基于动态编码映射技术的IP版权保护方案 |
| 4.1 动态压缩编码 |
| 4.2 动态编码密钥分割 |
| 4.3 动态压缩编码IP水印算法设计 |
| 4.3.1 压缩编码 |
| 4.3.2 编码IP水印嵌入算法 |
| 4.3.3 IP核水印提取算法 |
| 4.3.4 可信IP核版权检测 |
| 4.4 性能分析 |
| 4.4.1 计算复杂性 |
| 4.4.2 安全性分析 |
| 4.4.3 可靠性分析 |
| 4.5 实验结果比较与分析 |
| 4.5.1 水印压缩比 |
| 4.5.2 额外开销 |
| 4.5.3 安全性分析 |
| 4.6 本章小结 |
| 第5章 一种采用SVM技术的IP虚拟水印快速检测算法 |
| 5.1 SVM特征检测模型 |
| 5.1.1 支持向量机(SVM)位置选取模型 |
| 5.1.2 特征检测模型 |
| 5.2 虚拟芯核水印算法 |
| 5.2.1 虚拟水印信息的生成 |
| 5.2.2 虚拟水印信息的嵌入 |
| 5.2.3 .虚拟水印的提取 |
| 5.2.4 虚拟映射水印的检测 |
| 5.3 算法性能分析 |
| 5.3.1 可靠性分析 |
| 5.3.2 资源开销分析 |
| 5.3.3 时间复杂度分析 |
| 5.4 实验结果与分析 |
| 5.4.1 位置聚集度测试 |
| 5.4.2 检测速度对比 |
| 5.4.3 安全性 |
| 5.4.4 开销性能比较 |
| 5.5 本章小结 |
| 第6章 一种二次型变换模型的可逆IP水印方法 |
| 6.1 二次型矩阵变换的数学模型 |
| 6.2 内容自恢复鲁棒芯核水印算法 |
| 6.3 水印的生成、嵌入与提取 |
| 6.3.1 水印生成算法 |
| 6.3.2 水印嵌入算法 |
| 6.3.3 可逆水印提取算法 |
| 6.3.4 可逆水印可恢复性 |
| 6.4 算法分析 |
| 6.4.1 可信度分析 |
| 6.4.2 透明性分析 |
| 6.4.3 性能开销分析 |
| 6.4.4 算法复杂度分析 |
| 6.5 实验结果与分析 |
| 6.5.1 水印检测稳定性分析 |
| 6.5.2 安全性分析 |
| 6.6 本章小结 |
| 第7章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 参考文献 |
| 附录A 攻读学位期间所发表的学术论文 |
| 附录B 博士研究期间所参与的研究项目 |
| 致谢 |
四、集成电路可靠性评价与设计中的关键技术研究（论文参考文献）
- [1]纳米SRAM型FPGA的单粒子效应及其加固技术研究[D]. 蔡畅. 中国科学院大学(中国科学院近代物理研究所), 2021(01)
- [2]教育部关于印发普通高中课程方案和语文等学科课程标准（2017年版2020年修订）的通知[J]. 教育部. 中华人民共和国教育部公报, 2020(06)
- [3]集成可见光通信系统中关键技术的研究[D]. 闫冬. 天津大学, 2020(01)
- [4]抗辐射加固SoC的可测性设计[D]. 李美慧. 黑龙江大学, 2020(04)
- [5]X处理器片上环网功能验证技术的研究[D]. 王峰. 安徽大学, 2020(07)
- [6]5G网络技术对提升4G网络性能的研究[J]. 刘奕. 数码世界, 2020(04)
- [7]基于TDC的工艺木马检测技术研究[D]. 郭海. 西安电子科技大学, 2020(05)
- [8]一种超低功耗低压差线性稳压器的研究与设计[D]. 闫苗苗. 长安大学, 2020(06)
- [9]基于28nm低功耗工艺的2Kbits eFuse IP设计[D]. 田敏志. 浙江大学, 2020(02)
- [10]IP核设计版权保护的数字水印方法与实时检测技术研究[D]. 黄卫红. 湖南大学, 2020(08)